灭顶之灾

北京亦庄发布全国首个AI4Chip专项政策_我的网站

A |     　　北京亦庄发布全国首个AI4Chip专项政策     人民财讯8月24日电，据“北京亦庄”公众号，近日，北京经济技术开发区（简称“北京经开区”，又称“北京亦庄”）正式发布《“AI4Chip”人工智能赋能集成电路产业跨越式发展行动计划（2026—2028年）》（简称“AI4Chip20条”）。    IT之家 7 月 22 日消息，英伟达昨日（7 月 21 日）发布博文，从技术角度详细介绍了 Vera CPU，专为智能体 AI（Agentic AI）场景设计。作为全国首个AI4Chip专项政策，“AI4Chip20条”聚焦AI原生全链赋能、“AI+智能设计”焕芯、“AI+制造封测”筑芯、“AI+设备材料”强芯、“AI+产业生态”育芯五大行动精准发力。         英伟达表示智能体 AI 将更多的关键执行路径转移到了 CPU 上。    根据“AI4Chip20条”目标蓝图，力争到2028年，经开区基本建成集成电路产业AI融合发展体系，培育3—5家具有国际影响力的AI4Chip生态型领军企业，形成10个以上具备行业推广能力的标杆应用，持续推动集成电路产业“AI原生”创新与“AI赋能”升级，构建“软硬互驱、芯智共生”的产业发展新范式。智能体（Agents）在沙箱中运行代码、调用工具、检索上下文、与数据库交互以及分析结果，然后再将信息返回给模型。    。         IT之家援引博文介绍，智能体 AI 工作负载主要取决于以下几点：          即使插槽完全负载，也需要强大的单线程性能。    每个核心都有足够的内存带宽，以持续为许多活跃的执行上下文提供数据。    并发下的延迟具有可预测性，以便智能体能够稳定完成预定步骤。    高效处理不规则控制流、长依赖链和指针密集型数据结构。         英伟达在博文中强调，Vera CPU 围绕智能体 AI 负载设计，重点提升满负载条件下的单线程表现，其设计核心是 Olympus 核心。         英伟达强调 Olympus 核心采用前端、核心中段、执行引擎和缓存子系统四部分设计。前端集成 10 宽解码引擎，并支持每周期最多处理 2 个已采用分支。其分支预测子系统包含神经分支预测器，用于提升复杂分支模式下的预测准确性。         该公司表示，Vera CPU 共配备 88 个 Olympus 核心和 176 个 SMT 线程，目标是在单线程高负载与更高线程密度两类场景间切换，并降低线程间资源争用。         在片上互连与缓存部分，Vera CPU 搭载 NVIDIA 可扩展相干互连，即 NVIDIA Scalable Coherency Fabric（SCF）。         NVIDIA 称，这一互连提供最高 3.4 TB/s 双向分区带宽，并在全核心范围内集成 164 MB 统一 L3 缓存，连接核心、共享缓存、内存控制器、I/O 与 NVLink-C2C 接口。

B |          内存方面，Vera CPU 采用 SOCAMM2 LPDDR5X 内存。NVIDIA 称，该子系统聚合带宽最高 1.2 TB/s，按单核计算最高 14 GB/s，面向高并发 AI、分析、图计算与强化学习负载供数。         扩展与 I/O 方面，NVIDIA 称 Vera CPU 支持双路扩展，通过第二代 NVLink-C2C 构建一致性双路平台。

C |          双路配置下，平台提供 176 条 PCIe 6.4 通道，并支持 CXL 3.1。保密计算方面，Vera CPU 基于 Arm CCA / RME，支持按虚拟机分配加密密钥，并使用经认证的 C2C 加密保护一致性链路数据。

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Published on:08:23:08